어드밴스드 패키징: TSMC 2026년 전량 매진 – 엔비디아 출하 중단 위기
어드밴스드 패키징 공정의 병목 현상이 글로벌 AI 반도체 시장의 최대 뇌관으로 떠올랐다.
엔비디아(Nvidia)가 GPU를 못 팔고 있다. 주문은 넘쳐나는데 출하가 안 된다. 반도체 공장이 부족한 것도 아니다. 칩 설계 문제도 아니다. 범인은 따로 있다. 바로 첨단 후공정 기술이다.
GPU 칩과 HBM 반도체를 하나로 연결하는 이 공정이 전 세계적으로 꽉 막혀 있다. TSMC의 CoWoS(Chip on Wafer on Substrate) 라인은 2026년 내내 전량 매진(Sold Out) 상태다. 아무리 좋은 칩을 설계해도 패키징을 못 하면 제품이 출하되지 않는다.
HBM은 대중에게 익숙해졌어도 이 기술은 여전히 생소하다. 하지만 지금 AI 반도체 공급망(Supply Chain)에서 HBM 다음으로 뜨거운 병목이 바로 여기 있다. 이 글에서는 해당 기술이 구조적으로 왜 필수적인지, 그리고 TSMC·삼성·ASE가 어떤 경쟁을 벌이고 있는지 데이터를 통해 뜯어본다. 데이터센터 혁명 시리즈 2편이다.
GPU와 HBM을 어떻게 붙이나? – 어드밴스드 패키징이 어려운 이유
칩 두 개를 그냥 붙이면 안 될까? 이러한 질문은 표면적으로 단순해 보이지만 현실은 전혀 그렇지 않다.
GPU는 수천 개의 코어가 초당 수십 테라바이트의 데이터를 요구한다. 이 데이터를 HBM에서 끊김 없이 공급하려면 두 칩 사이의 연결 거리가 극도로 짧아야 하고, 연결선인 범프(Bump)의 수가 수만 개에 달해야 한다. 일반 PCB 기판 위에 그냥 올려놓으면 신호 손실이 생기고, 속도가 나오지 않는다. 그리고 무엇보다 발열이 폭발한다.
그래서 등장한 것이 2.5D 패키징, 그 핵심이 실리콘 인터포저(Silicon Interposer)다.
비유하자면 이렇다. GPU와 HBM을 고층 빌딩 두 채라고 가정할 때, 이 두 빌딩 사이에 초고속 지하 연결 통로를 만드는 것이 인터포저다. 지상(PCB)으로 돌아가는 것보다 훨씬 짧고 빠른 경로다. 이 실리콘 인터포저 위에 GPU와 HBM을 나란히 올리고, 수만 개의 마이크로 범프(Micro Bump)로 촘촘히 연결한다. TSMC는 이 독자 기술을 CoWoS라고 부른다.
문제는 이 인터포저 자체가 반도체 웨이퍼급 정밀도가 필요하다는 것이다. 일반 PCB 공장에서 만들 수 없으며 최첨단 팹(Fab)이 필수적이다. 게다가 블랙웰(Blackwell) 세대로 오면서 인터포저 크기가 커지고, 하나의 패키지 안에 GPU 2개와 HBM 8개를 집어넣는 극도로 복잡한 구조가 되었다. 결과적으로 생산 용량이 칩 생산 속도를 따라가지 못하며 현재 공급망의 두 번째 병목을 만들고 있다.
패키징 기술 세대별 핵심 데이터 비교
- 연결 방식: 금속 와이어 또는 단순 범프
- 칩 간 거리: 수 cm 이상
- 대역폭: 제한적
- 발열 처리: 취약
- AI 가속기 적합성: 불가
- 연결 방식: 실리콘 인터포저 + 수만 개 마이크로 범프
- 칩 간 거리: 수 mm 이내
- 대역폭: HBM 풀 성능 구현 가능
- 발열 처리: 액체 냉각 연동 설계
- AI 가속기 적합성: 필수 공정
핵심 차이: 이 공정 없이는 HBM의 1.2TB/s 대역폭을 GPU에 전달할 물리적 방법이 없다.
TSMC·삼성·ASE – 어드밴스드 패키징 전쟁의 승자는 누구인가
3사의 전략은 현재 완전히 다른 방향을 향하고 있다.
TSMC – 현재 독보적 1위
CoWoS는 사실상 TSMC의 독점 기술이다. 엔비디아 블랙웰, AMD MI300 모두 이 공정을 쓴다. TSMC는 생산 용량을 2025년 대비 2배 이상 늘리는 증설을 진행 중이지만 2026년 내내 부족할 전망이다. 가격 협상력이 오르고 있는 TSMC의 다음 스텝은 SoIC(System on Integrated Chips)다. 2.5D를 넘어서 인터포저 없이 칩을 수직으로 직접 본딩하는 3D 패키징으로, 2027년 이후 적용될 예정이다.
삼성전자 – 추격 중, 그러나 기회는 존재
삼성의 기술은 2.5D PLP(Panel Level Package)와 I-Cube다. 아직 성숙도가 낮다는 평가를 받지만, HBM 제조부터 파운드리, 패키징까지 한 곳에서 처리하는 수직 통합(Vertical Integration)이 강력한 무기다. 삼성이 공략하는 주 타깃은 TSMC를 쓰기 어려운 중국 AI 칩 업체들과 AMD의 일부 라인업으로, 틈새 대안을 제공하는 전략을 취하고 있다.
ASE Group – 숨은 강자
세계 최대의 반도체 후공정 전문 기업인 ASE는 TSMC가 웨이퍼 레벨에 집중하는 동안 후공정 전체를 담당한다. AI 칩 수요 폭발과 함께 수주가 급증하고 있으며, 앰코(Amkor)와 함께 글로벌 OSAT(외주반도체패키지테스트) 시장을 양분하며 필수 인프라로 자리 잡았다.
투자 인사이트 및 리스크 팩터
패키징 관련 자금 흐름이 빠르게 변하고 있다. TSMC 병목이 장기화되면서 시장은 “칩 설계 능력”만큼 “패키징 접근성”을 기업의 핵심 가치로 평가하기 시작했다. 엔비디아가 TSMC에 100% 의존하는 구조 자체가 리스크로 인식되는 수준이다.
과거 단순 하청업체로 치부되던 ASE와 Amkor의 밸류에이션(Valuation)이 재평가받고 있으며, 국내에서는 TC본더 장비를 공급하는 한미반도체로 수혜가 집중되고 있다.
주요 리스크 팩터(Risk Factor):
- TSMC 증설 완료에 따른 프리미엄 축소: 2026년 하반기~2027년 증설 물량이 풀려 병목이 해소되면 공급사의 가격 협상력 프리미엄이 낮아질 수 있다.
- 기술 대체 리스크: 칩렛(Chiplet) 아키텍처와 UCIe 표준이 확산되면 특정 패키징 방식에 대한 의존도가 분산될 가능성이 존재한다.
- 삼성의 시장 침투: 삼성이 수직 통합 강점을 살려 수율을 빠르게 궤도에 올리면 TSMC의 독점 구도가 깨질 수 있다.
- AI Capex 둔화: 데이터센터 투자가 꺾이면 수요 과잉을 전제로 성립된 병목 현상도 즉시 사라진다.
자주 묻는 질문 (FAQ)
Q1. 해당 공정의 핵심은 무엇인가요?
A: 실리콘 인터포저라는 초정밀 기판 위에 GPU와 HBM을 극도로 가깝게 붙여 수만 개의 범프로 연결하는 것입니다. 일반 PCB 공정이 아닌 팹 수준의 정밀도가 요구됩니다.
Q2. 왜 TSMC 독점 체제인가요?
A: 현재 엔비디아와 AMD 주력 칩이 모두 요구하는 2.5D 규격(CoWoS)에서 수율과 양산 능력을 유일하게 검증받았기 때문입니다. 대체 기술이 성숙하지 않은 상태입니다.
Q3. 3D 패키징은 2.5D와 어떻게 다른가요?
A: 2.5D가 칩을 수평으로 나란히 배치한다면, 3D(SoIC 등)는 인터포저 없이 칩을 수직으로 직접 본딩해 쌓아 올립니다. 대역폭은 더욱 커지고 면적은 줄어드는 2027년 이후의 차세대 기술입니다.
Editor’s Note
데이터를 종합하면 첨단 후공정은 현재 AI 반도체 공급망에서 가장 과소평가된 병목이다. HBM은 널리 알려졌으나 이 기술은 아직 낯설다. 하지만 TSMC CoWoS 용량이 곧 글로벌 GPU 출하량을 직접적으로 제한하는 상수(Constant)가 되었다. 아무리 뛰어난 칩을 설계해도 후공정이 막히면 제품은 세상에 나올 수 없다. 다음 편에서는 데이터센터 전력 인프라를 다룬다. GPU 클러스터가 거대해질수록 폭발하는 전력을 효율적으로 공급할 차세대 전력반도체(GaN·SiC) 밸류체인을 분석한다.
- Problem (문제): GPU와 HBM 간 초고속 데이터 전송 시 발생하는 병목과 발열을 기존의 일반 PCB 기판 연결 방식으로는 감당할 수 없음.
- Strategy (전략): 실리콘 인터포저 위에 칩을 배치하고 수만 개의 마이크로 범프로 연결하는 2.5D 공정(TSMC CoWoS 등)이 유일한 기술적 해결책으로 부상함.
- Opportunity (기회): TSMC의 증설 한계로 병목이 장기화되면서 ASE, Amkor 등 OSAT 기업과 핵심 장비 납품사(TC본더 등)의 밸류에이션이 구조적으로 재평가되는 구간 진입.